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引 子

66年前的一个炎炎暑日，在德州达拉斯一间空荡荡的办公室里，一位魁伟的身影颇显一身，他便是TI刚入职的新职工杰克•基尔比，他正在苦念念冥想电路袖珍化的问题。

此时恰好工场停工放假，共事们大多都去放假了。基尔比正在念念考能否将电路所需的统共器件制作在一块半导体材料上？

几个月后，基尔比达成了他的构想，东谈主类历史上第一块集成电路就这样出身了。

自从1958集成电路发明以来，集成电路给东谈主类斯文带来难以磋商的宏大的逾越。“为当代信息手艺奠定了基础”是2000年诺贝尔物理学奖给以杰克•基尔比发明集成电路的中肯评价。

今天，咱们以致不错说：“集成电路为当代科技奠定了基础”。试想，莫得集成电路，东谈主类现在的科技会归还到何种地步？

从时辰到空间

集成电路的基本单元是晶体管，我称之为功能细胞。如安在有限的面积或体积内集成更多的晶体管成为集成电路发展的要津。

1965年，戈登•摩尔残酷摩尔定律，指出集成电路上的器件数目每隔十八个月将翻一番，从时辰上对集成电路的发展作念出了预言。

在东谈主类的浮现中，时辰和空间是不可分割的，咱们常称之为时空。时辰有一个维度，空间有三个维度，合称四维时空。

时辰具有单向性，只可上前发展，空间的每个维度都可双向发展。当事物的发展在时辰受到扫尾或者不断时，则会在空间上寻找冲破，谓之以空间换时辰，集成电路的发展也恰是如斯。

摩尔定律中，咱们温煦的是晶体管的数目随时辰以指数礼貌加多，跟着摩尔定律难合计继，今天的集成电路，咱们更温煦如安在有限的空间内制造更多的晶体管。

3D的必由之路

空间有三个维度六个观念，要想在有限的空间内集成制造更多的晶体管，必须穷尽三个维度六个观念。

集成电路自觉明以来，便是在晶圆平面上制造晶体管并进行互连。为了在有限的面积内制造更多的晶体管，晶体管的尺寸需要越作念越小，直到有一天，平面晶体管削弱的还是无法平常责任时，新的类型的晶体管FinFET取代了平面晶体管，自后又发展出GAA晶体管，这两者都属于晶体管结构上的3D化，咱们称之为3D-IC中第一脉络的3D。

晶体管结构上的3D化并弗成充足措置问题，因此3D-IC中第二脉络的3D也出现了，即晶体管堆叠，比较有代表性的是CFET。

同期，东谈主们发现在先进封装中，将芯片堆叠也能有用提高晶体管的集成密度，即在有用的空间内集成更多的晶体管，这便是3D-IC第三个脉络的3D。

关于城市的发展来说，要想提高城市的居住密度，就需要建立高堂大厦。关于集成电路来说，要提高集成密度，必须选拔3D集成。

底下，咱们就对3D-IC中三个脉络的3D进行逐个证据。

3D脉络1 晶体管结构的3D化

集成电路顶用到的晶体管，往往是场效应晶体管Field-Effect Transistor，简称为FET，此类晶体管栅极Gate的领先情势是平面状，被称为平面晶体管 Planar FET。其特征尺寸（Feature Size）指的是栅极的宽度（Gate Width），即MOS器件的沟谈长度（Channel Length）。

跟着晶体管尺寸的冉冉削弱，其特征尺寸也在接续削弱，当特征尺寸到了22nm，平面晶体管由于其栅极关于沟谈的限定才智较弱而出现短沟谈效应，渐渐被一种新式的晶体管所取代，即鳍式场效应晶体管（Fin FET）。此时，特征尺寸不再以栅极的宽度算作其度量治安，而是代表着该工艺下晶体管密度和上一代工艺比较较的等效尺寸。

举例相通面积的芯片，其晶体管数目加多了一倍，此时，此芯片晶体管的特征尺寸则为上一代的特征尺寸的0.7，依此类推。虽然在不同的半导体厂家，对特征尺寸的界说也不尽相易，举例Intel和TSMC的界说就虚假足相易。

从平面型晶体管Planar FET到鳍式晶体管FinFET，是晶体管结构的要紧改革，晶体管里面结构由平面走向3D，炒黄金咱们称之为晶体管结构的3D化。

到了3nm，Fin FET对电流的限定才智也有些力不从心，就需要选拔堆叠纳米片型晶体管GAA FET。GAA选拔栅极环绕沟谈的结构，栅极关于沟谈的限定才智比Fin FET又有所增强， 使得晶体管梗概在更小的空间内达成更佳的性能。

下图为Planar FET、Fin FET、GAA FET三种晶体管微不雅结构比较。

下图是将NMOS晶体管和PMOS晶体管并排制造的三种类型的晶体管的结构比较，集成电路的最常见的基本单元往往由NMOS晶体管和PMOS晶体管共同构成。

现时在先进工艺中，Fin FET是主流，GAA FET则自后居上，何况在3nm后有望全面取代Fin FET，Planar FET则连接在大尺寸器件中施展余热。

3D脉络2 晶体管的3D集成

从上头的形色中，咱们不错看出，现在主流的芯片，其晶体管的结构还是全面达成3D化。

在芯片中，晶体管唯有薄薄的一层，能否制造多层晶体管，将它们堆叠起来？这便是底下咱们要将说的：晶体管的堆叠，即晶体管的3D集成。

跟着摩尔定律的接续发展，芯片制程也愈发接近物理极限，为了梗概进一步加多单元面积上的器件数目，业内开动尝试将达成3D结构的晶体管再进行堆叠，残酷了选拔垂直堆叠晶体管的CFET。

CFET

CFET互补场效应晶体管，被视为1nm以下制程的要津身分，是继FinFET和GAA之后的新一代的晶体管手艺。

下图是GAA FET和CFET的结构比较，不错看出GAA FET中NMOS管和PMOS管并排摒弃，位于消灭个平面，而在CFET中，NMOS管和PMOS管垂直堆叠，NMOS管位于PMOS管之上，其面积占用仅为GAA FET的一半。

因此，选拔CFET垂直堆叠架构的芯片，相较选拔GAAFET架构的芯片，面积最多能削弱50%。

下图所示为CFET晶体管层的剖面图，NMOS管位于PMOS管之上。

CFET将PMOS管和NMOS管勾通在了一都，使得开关速率和驱动才智具有互补性，从而升迁了晶体管的合座性能。CFET让业界看到了晶体管结构新的发展远景。

现时，CFET制程需要措置多层晶体管堆叠带来的多数的手艺挑战，保守臆度，CFET结构需要8-10年才能参加商用。

而后，在CFET的基础上是否不错再堆叠更多层晶体管，咱们将拭目而待。

3D脉络3 晶体管群的3D集成

这篇著作中，我选拔了一个新的名词，晶体管群(Transistor Group)，是指在特定工艺下完成的一颗芯片中晶体管的总称。举例一颗SoC中的统共晶体管构成一个SoC晶体管群，一颗Chiplet中的统共晶体管构成一个Chiplet晶体管群。晶体管群往往选拔相易的工艺一次制造完成。

在一颗芯片中，晶体管群偏激互连所占的体积，我称之为有勤勉能体积EFV（Effective Function Volume），和统共这个词芯片自身的体积比较，有勤勉能体积所占的比例并不大。

通过晶圆减薄然后再进行3D堆叠不错提高有勤勉能体积的占比，从而升迁系统的功能密度。

下图所示为SoC和SoIC的比较， 其中红色为晶体管群所占体积，黄色为芯片体积。其中SoC中包含1个晶体管群，SoIC中包含3个晶体管群。

不错看出相通的体积下，SoIC中的3个晶体管群所占的体积比例更大，其有勤勉能体积EFV更大。因此，相通的工艺下，SoIC的功能密度更高，即在相易的体积中可集成更多的晶体管。同期，SoIC中的3个晶体管群可选拔不同的工艺节点制造，因此其纯真性更高。

晶体管群的3D集成是现在集成电路最为热门的手艺，有东谈主称为3DIC，有东谈主称为先进封装，也有东谈主称为Multi-Die或者SiP手艺。

下图所示为典型的HBM先进封装在EDA用具中的蓄意截图。

总 结

从晶体管结构的3D化到晶体管的3D集成再到晶体管群的3D集成，分为三个脉络的3D，它们互为补充，并不冲突。最终的发展方针是在三个脉络都达成3D化。

第一个脉络的3D，晶体管结构的3D化还是通过FinFET和GAA达成，针对不同的工艺节点需要，纯真选拔Fin FET，GAA FET或者Planar FET。

第二个脉络的3D，晶体管的3D集成，即晶体管堆叠，现时还是论证可通过CFET达成，但由于其工艺上存在着较大的手艺挑战，需要8-10年才可达成商用。

第三个脉络的3D，晶体管群的3D集成，可通过先进封装手艺达成，现时的3DIC多指的是这一类。先进封装是在晶体管群制造完成后，需要历程晶圆减薄，TSV，RDL，Hybrid bonding等手艺将晶体管群堆叠并互连起来，现时，其要津手艺为TSV，Hybrid bonding 等。

从晶体管结构的3D化到晶体管的3D集成（晶体管堆叠）再到晶体管群的3D集成（晶体管群堆叠），三个脉络的3D补助了最终极的3D-IC。

3D-IC中三个脉络的3D

• 3D-IC
• 三个
• 脉络
• 3D